美光3D NAND，技術路線圖 - asiasworldcity.hk

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如果您希望可以時常見面，歡迎標星收藏哦~來源：內容編譯自 pcwatch 。在2025 IEEE第17屆國際存儲器研討會（IMW 2025）上，美光科技（以下簡稱“美光”）講解了最新的第九代（G9）3D NAND閃存技術，並展望了下一代第十代（G10）及之後的3D NAND閃存技術（演講編號及論文編號1.1）。我們將爲您彙報此次演講的概要。第九代（G9）3D NAND閃存每硅片的存儲容量爲1Tbit，與上一代第八代（G8）產品相同，但存儲單元陣列的存儲密度顯著提高了40%，硅片的存儲密度提高了30%，而最大數據傳輸速度則提高了1.5倍。第九代（G9）3D NAND閃存的有趣之處在於，字線層數爲276層，僅比上一代（G8）的232層增加了19%。簡單的計算意味着存儲單元陣列的存儲密度只會增加19%。由此可見，除了層數增加之外，通過其他創新，存儲單元陣列的存儲密度提升了40%。美光存儲單元陣列的存儲密度（每平方毫米的位數）從第七代（G7）的17 Gbit/平方毫米增加到第八代（G8）的25 Gbit/平方毫米，再增加到第九代（G9）的35 Gbit/平方毫米。除了增加高度外，創新之處還在於水平尺寸的減小。例如，移除了虛擬柱，這使得區塊高度降低了約 14%。此外，頁面緩衝器的數量從第八代（G8）的 16 個減少到第九代（G9）的 6 個，頁面緩衝器的硅片面積也縮小到了 G8 的一半。這裏就不贅述了，但還有其他創新。頁緩衝器 (PB) 硅片面積（相對於 G7）及其佔硅片比例的趨勢氣隙絕緣和局部氮化膜減少相鄰電池之間的干擾3D NAND 閃存的未來展望探討了第 10 代 (G10) 及以後的技術挑戰和解決方案。儘管繼續增加層數的策略保持不變，但技術挑戰將持續變得更加艱鉅，就像攀登無限長的螺旋樓梯一樣。停下來不是一種選擇。3D NAND閃存技術路線圖首先，簡單的高層結構（增加字線層數）會增加用於開孔用於存儲器通孔（通道）和支柱等的蝕刻的縱橫比（AR）。雖然已經開發出支持高縱橫比的基本技術，例如低溫蝕刻，但我們希望以不導致成本增加的方式使用它們。在第九代（G9）中，存儲單元堆棧高度超過 13 μm，由兩層（層）組成，因此簡單計算得出每層高度爲 6.5 μm。如果假設存儲孔的直徑爲 0.15 μm（150 nm），則縱橫比超過 43。因此，將字線金屬和字線之間的絕緣膜減薄，以抑制高度的增加，但這會導致相鄰的存儲單元晶體管的上下距離更近，從而增加電干擾。爲了解決這個問題，美光公司在絕緣膜中引入了氣隙，並將覆蓋存儲器通孔整個側壁的氮化膜（將成爲柵極絕緣膜的一部分）限制在單元晶體管的柵極朝向部分，從而抑制了上下相鄰單元之間的干擾。美光公司將此稱爲“Confined SN”。這項技術有可能被應用於第十代（G10）3D NAND閃存。“Confined SN”技術可降低相鄰單元之間的干擾。左側爲結構圖。藍色部分爲字線（柵極）金屬，白色部分爲氣隙。黃綠色部分爲絕緣膜，略深的綠色部分（垂直線）爲隧道絕緣膜。右側爲用電子顯微鏡觀察到的單元串橫截面圖像通過採用“Confined SN”，編程時間比傳統方法縮短了10%，相鄰單元之間的耦合電容減少了約一半。存儲單元反覆重寫（擦除和編程）時的存儲窗口（閾值電壓差）即使在10,000次循環後也幾乎沒有性能下降。引入“Confined SN”技術的優勢。左圖 (a) 顯示編程時間的減少（相對值），中圖 (b) 顯示相鄰單元之間的耦合電容（相對值），右圖 (c) 顯示由於重複重寫循環導致的內存窗口變化美光公司將在不久的將來採用晶圓鍵合技術我們再來看看外圍電路和存儲單元陣列的幾何佈局。不僅美光，各大 3D NAND 閃存製造商都在其最新一代產品中採用了一種名爲“陣列下 CMOS（CuA）”的技術，該技術通過將存儲單元陣列佈局在 CMOS 外圍電路之上來減少硅片面積。然而CuA技術的弱點在於，存儲單元陣列的形成過程是在CMOS外圍電路製造完成後纔開始的，而存儲單元陣列的高溫處理會降低CMOS外圍電路的性能。一種解決方案是分別製造CMOS外圍電路晶圓和存儲單元陣列晶圓，然後將它們鍵合在一起。雖然這會增加晶圓鍵合的成本，但可以優化外圍電路和存儲單元陣列的性能。美光公司估計，隨着每一代新技術的推出，晶圓鍵合的成本將會下降，而單片製造的CuA的成本將會上升，在不久的將來，晶圓鍵合的成本將低於CuA。CMOS外圍電路晶圓與存儲單元陣列晶圓鍵合在一起。（a）左側爲結構圖。（b）右側爲單片CuA成本與晶圓鍵合成本對比。成本分別繪製了性能導向型產品、主流產品和注重容量擴展的產品。對於性能導向型產品，晶圓鍵合在早期階段具有成本優勢NAND閃存存儲原理從電荷捕獲到鐵電極化的變化如上所述，字線的層數增加了，字線（柵極）金屬以及線間的絕緣膜也變得更薄。如果繼續進行這種創新，一箇主要問題就是介質擊穿。由於在編程和擦除過程中電極上施加了相對較高的電壓，因此介質擊穿很可能成爲一箇問題。這是增加堆疊帶來的挑戰和應對措施的一箇例子。通過縮短字線層之間的距離，垂直高度（堆疊高度）會降低。這增加了單元晶體管內部發生介質擊穿的可能性。作爲應對措施，我們將傳統的氮氧化物薄膜（電荷捕獲膜）替換爲鐵電薄膜。反轉鐵電薄膜極化所需的電壓遠低於NAND閃存，因此介質擊穿的風險顯著降低一種可能的解決方案是將存儲原理從“電荷陷阱”改爲“鐵電極化”。將捕獲電荷的氮氧化物薄膜改爲鐵電薄膜。鐵電薄膜的極化方向與高低邏輯值相匹配。反轉鐵電薄膜極化（將極化方向改變180度）所需的電壓明顯低於NAND閃存。這消除了絕緣擊穿的風險。未來，提升3D NAND閃存密度的“更高堆疊”原則將變得更加困難。雖然存在諸多應對措施，但在某些情況下，這些措施本身會引發其他問題的惡性循環。機器學習/人工智能的快速發展進一步推動了對更高密度（降低單位存儲容量成本）3D NAND閃存的需求。目前，我們可能會繼續同時開發多種基礎技術，並進行選擇，以持續改進3D NAND閃存。https://pc.watch.impress.co.jp/docs/column/semicon/2019325.html半導體精品公衆號推薦專注半導體領域更多原創內容關注全球半導體產業動向與趨勢*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅爲了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。今天是《半導體行業觀察》爲您分享的第4055期內容，歡迎關注。『半導體第一垂直媒體』實時專業原創深度公衆號ID：icbank喜歡我們的內容就點“在看”分享給小夥伴哦

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